半導體設計/制造
返回首頁

如何將FPGA設計快速轉成ASIC?DARPA有新動作

2021-04-22 來源:半導體行業觀察

上個月,DARPA對外公布了一項名為SAHARA(Structured Array Hardware for Automatically Realized Applications )的項目。按照DARPA的說法,該項目的目的以應對阻礙國防系統定制芯片安全開發的挑戰。


DARPA在新聞稿中指出,SAHARA是一項重要計劃,旨在支持國防部研究與工程部副部長USD(R&E)領導的國防部(DoD)微電子學路線圖,以定義,量化和標準化安全性,同時加強國內半導體制造。快速確保商業微電子原型(RAMP-C)和最新的異構集成原型(SHIP)項目也是DoD路線圖不可或缺的部分。

他們表示,盡管FPGA在當今的軍事應用中得到了廣泛的應用,但是結構化ASIC可以提供更高的性能和更低的功耗,這使其成為國防電子系統的高效替代品。但是,手動將FPGA轉換為結構化ASIC是一個復雜,漫長且成本高昂的過程,因此很難以國防部應用所需的定制芯片數量來證明經濟負擔。

此外,當前的轉換過程沒有解決設計安全性的考慮。為了顯著縮短設計過程,降低相關工程成本并增強芯片安全性,DARPA將與英特爾團隊合作,致力于實現FPGA功能的自動化轉換過程,同時增加獨特的芯片保護以應對供應鏈安全威脅。

DARPA Microsystems的項目經理Serge Leef表示:“ SAHARA的目標是通過自動執行FPGA到結構化ASIC的轉換,將設計時間減少60%,工程成本減少10倍,功耗減少50%。”

微電子學的布雷特·漢密爾頓(Brett Hamilton)表示,結構化的ASIC平臺和方法,以及在SHIP中開發的先進封裝技術,將使美國國防部能夠更快,更經濟地開發和部署先進的微電子系統。

而根據我們對英特爾的了解,他們已經生產了“ eASIC”設備——結構化ASIC,這是FPGA和標準單元ASIC之間的中間技術。與FPGA相比,它們具有更低的單位成本和更低的功耗。英特爾在公告中說,與標準單元ASIC相比,它們的設計成本更低,上市時間更快。英特爾及其合作伙伴計劃使當前和未來FPGA的轉換過程自動化。

按照Serge Leef的介紹,結構化ASIC定制了兩層或三層,這些層是從用戶的設計派生而來的。現在,英特爾的體系結構并不完全類似于門陣列,但是原理相似。

他進一步指出,與FPGA不同(這就是為什么它們吸引DoD設計者的原因),結構化ASIC(和ASIC)的缺點是它們可以向制造商透露設計信息,為可能的克隆,偽造和逆向工程打開了方便之門。相比之下,FPGA更加安全,它們在制造時不包含任何設計信息。芯片交付后,設計信息將插入到FPGA中。這也就是為什么雙方還將在芯片增加獨特的保護,希望能夠阻止逆向工程和假冒的攻擊。

DARPA說:“研究團隊旨在開發新穎的芯片保護技術,并采用驗證,確認和紅色團隊來對所采取的措施進行壓力測試。” “一旦該方案得到證明,預計該對策將被整合到英特爾的結構化ASIC設計流程中。”

值得一提的,該方案更多的設計流程將在美國境內進行,因為DARPA表示:“英特爾旨在在其10納米工藝上建立結構化ASIC的國內制造能力。”


進入半導體設計/制造查看更多內容>>
相關視頻
  • 嵌入式系統高級C語言編程(東南大學凌明)

  • 機器學習從零到一

  • 直播回放: 與英飛凌一起探索智能門鎖背后的黑科技

  • 計算機視覺與深度學習

  • 跟我學myRIO

  • VLSI設計基礎(數字集成電路設計基礎)(東南大學)

    相關電子頭條文章
萝卜大香蕉